文章编号：１６７４－７０７０（２０１０）０５－０４００－０５ 基于ＦＰＧＡ的ＦＩＲ滤波器设计与仿真 摘要 介绍了数字滤波器理论及其常见实 现方法的基础，提出了一种基于ＦＰＧＡ 的高效实现方案．该方案采用对称结构， 加法、乘法运算和级联技术，利用ＦＰＧＡ 芯片和Ｍａｘｐｌｕｓ软件对该方案进行了仿 真验证．结果表明基于ＦＰＧＡ的实现方 案速度快、实时性好、节省硬件资源，具 有重要的工程应用价值． 关键词 数字滤波器；分布式算法；ＦＰＧＡ 中图分类号ＴＰ３１１ 文献标志码Ａ 收稿日期２０１０－０３－０４ 资助项目南京信息工程大学科研基金（２００８． ０３２３） 作者简介 刘建成，男，硕士，高级实验师，研究方向 为嵌入式处理．１ｊｃｈ３３３３＠１６３．ＣＯＩＩ＇Ｉ １南京信息工程大学电子与信息工程学院 南京，２１００４４ 刘建成 邹应全 徐伟 ０ 引言 Ｉｎｔｒｏｄｕｃｔｉｏｎ 实现数字化是控制系统的重要发展方向，而数字信号处理已在 通信、语音、图像、自动控制、雷达、军事、航空航天等领域广泛应用． 数字信号处理方法通常涉及变换、滤波、频谱分析、编码解码等处 理¨ ．数字滤波是数字信号处理重要环节，它能满足滤波器对幅度和 相位特性的严格要求，克服模拟滤波器所无法解决的电压和温度漂 移以及噪声等问题，而有限冲激响应ＦＩＲ滤波器在设计任意幅频特性 的同时能够保证严格的线性相位特性． 数字滤波器根据其冲激响应函数的时域特性，可分为无限长冲 激响应（ＩＩＲ）滤波器和有限长冲激响应（ＦＩＲ）滤波器两种．其中：ＩＩＲ 滤波器需要执行无限数量卷积，能得到较好的幅度特性，其相位特性 是非线性的；ＦＩＲ滤波器由有限个采样值组成，其构成的系统总是稳 定的，且易于实现线性相位…．由于在语音信号处理、图像处理、数字 通信等传输过程中不能有明显的相位失真，而ＦＩＲ滤波器在满足一定 对称条件下可以实现ＩＩＲ滤波器难以实现的线性相位，因而得到广泛 应用．滤波器的输出是通过输入采样流与滤波器系数卷积而得到的， 在要求高阶滤波、高采样率或两者兼有的应用中，所需算法工作量十 分庞大，能够提供这种算法的高性能硬件平台——ＦＰＧＡ（Ｆｉｅｌｄ—Ｐｒｏ— ｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）有着规整的内部逻辑阵列和丰富的连线资源， 特别适合如ＦＩＲ、Ｆ丌等数字信号处理任务．利用ＦＰＧＡ可以重复配置 高精度的ＦＩＲ滤波器，使用ＶＨＤＬ硬件描述语言改变滤波器的系数和 阶数，并能实现大量的卷积运算算法 Ｊ．结合Ｍａｘｐｌｕｓ工具软件的辅 助设计，使得ＦＩＲ滤波器具有快速、灵活、适用性强、硬件资源耗费少 等特点．本文详细讨论了利用ＦＰＧＡ实现ＦＩＲ滤波器的设计过程，并 且对设计中运用的分布式算法进行了详细描述． １ ＦＩＲ数字滤波器 ＦＩＲ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ 有限冲激响应（ＦＩＲ）数字滤波器和无限冲激响应（ＩＩＲ）数字滤波 器广泛应用于数字信号处理系统中．ＩＩＲ数字滤波器方便简单，但它 相位的非线性，要求采用全通网络进行相位校正，且稳定性难以保 障．ＦＩＲ滤波器具有很好的线性相位特性，使得它越来越受到广泛的 曲 禽垂 ．乎学报：自然科学版，２０１０，２（５）：４ｏ０４ｏ４ ４０１ Ｊｏｕｒｎａｌ ｏｆ Ｎａｎｊｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ：Ｎａｔｕｒａｌ Ｓｃｉｅｎｃｅ Ｅｄｉｔｉｏｎ，２０１０，２（５）ｉ４００＂４０４ 重视 ． 假设系数Ｃ［ｎ］是已知常数， ［ｎ］是变量，在有符号 Ｂ一２ ＦＩＲ数字滤波器是一个线性时不变系统（ＬＴＩ）， ＤＡ系统中假设变量 ［ ］的表达式如下： 阶因果有限冲激响应滤波器可以用传输函数 Ｈ（ｚ）来描述为 Ⅳ ［ｎ ３＝一２８－１ ［ｎ］＋∑ ［ｎ ３・２ ．（４） ｂ＝０ 日（ ）＝∑ （ｋ）ｚ～． ｋ：０ （１） 式中： ［ｎ］表示 ｎ］的第ｂ位，而 ｎ］也就是 的 第ｎ次采样．于是内积Ｙ可以表示为 Ⅳ一１ Ｂ一１ 在时域中，上述有限冲激响应滤波器的ＦＩＲ滤 波器的数学表达式为 Ⅳ一ｌ ｙ（ｎ）＝ ［ｎ］・ｘ［ｎｌ＝∑ｈ（ｋ＝０ ｋ）ｘ（ｎ一．ｉ｝）．（２） 式（２）中： ［ｎ］和ｙ（ ）分别是输入和输出序列；Ｎ表 示ＦＩＲ滤波器的抽头数；Ｙ（ｎ）表示第ｎ时刻的输出 样本；ｈ（ｋ）表示ＦＩＲ滤波器的第ｋ级抽头系数； （ｎ—ｋ）表示延时ｋ个抽头的输入信号．根据式（２） 可得ＦＩＲ滤波器的直接型结构，如图１所示． 图１ ＦＩＲ滤波器的直接型结构 Ｆｉｇ．１ Ｄｉｒｅｃｔ ｓｔｒｕｃｔｕｒｅ ｏｆ ＦＩＲ ｆｉｌｔｅｒ 具有线性相位且因果的ＦＩＲ滤波器系数具有对 称性质，即ｈ（ｎ）＝±ｈ（Ｎ一１一ｎ）．对于偶对称，其结 构如图２所示．按图２实现时可使乘法器的个数减少 为Ｎ／２（Ｎ为偶数），从而减少了所需的硬件资源． 一 图２线性相位ＦＩＲ滤波器 Ｆｉｇ．２ Ｌｉｎｅａｒ ｐｈａｓｅ ＦＩＲ ｆｉｌｔｅｒ ２分布式算法 Ｄｉｔｒｉｂｕｔｅｄ ａｌｇｏｒｉｔｈｍ 分布式算法是一项重要的ＦＰＧＡ技术，广泛应 用在计算乘积和之中．一个线性时不变系统的输出 可以用下式表示： Ⅳ一１ Ｙ＝∑ｃ［ｎｌ・ｎ＝０ ｎ ３． （３） Ｙ＝∑ｃ［ｎ］．［＿２ ・ 。＋∑Ｘｂ［ｎｌ・２ ］．（５） ｎ＝０ ｂ＝０ 重新分别求和，其结果如下： Ｙ＝ｃ［Ｏ］（一 Ｂ—ｌ［０］２８ ＋ Ｂ一２［０］２ －２＋…＋￣０［０］２０）＋ ｃ［１］（一 Ｂ一】［０］２８ ＋ＸＢ－２［０３２８ ＋…＋￣ｏ［０］２０）＋ …＋ｃ［Ｎ一１］（一 口一１［０ ３２ ＋ Ｂ一２［０］２ 一 ＋ …＋ ０［０］２。）＝ 一（ｃ［Ｏ］ 一 ［０］＋Ｃ［１］ 一。［１］＋…＋ ｃ［Ｎ一１］ 口一。［Ｎ一１］）２ ＋ （Ｃ［０］ 一 ［０］＋Ｃ［１］ 一 ［１］＋…＋ Ｃ［Ｎ一１］ Ｂ一２［Ｎ一１］）２ 一 ＋…＋ （Ｃ［Ｏ ３ｘ。［０］＋Ｃ［１］ 。［１］＋…＋ Ｃ［Ｎ一１］ 。［Ｎ一１］）２。． （６） 从式（６）可以发现，分布式算法是一种以实现乘 加运算为目的的运算方法，它与传统算法实现乘加 运算的不同在于执行部分积运算的先后顺序不同． 该算法可以利用一个查找表（ＬＵＴ）实现映射，即用 一个２ 字宽、预先编好程序的ＬＵＴ接收一个Ⅳ位 输入向量 ＝［ ［０］， ［１］，…， ［Ｎ一１］］的映 射，经查找表的查找后直接输出部分积．传统算法 是等到所有乘积已经产生之后再来相加完成乘加 运算的，与传统算法相比，分布式算法可极大地减 少硬件电路的规模，提高电路的执行速度．分布式 算法实现如图３（虚线为流水线寄存器）所示，算法 中的乘以位权２ 可以通过图中的寄存器和累加器 完成． ｏｌ 【０】 ｏ［ｏ１ —－－—’ ０】 ＇ ，［Ｏ］ 。［ｏ］ ｌ ＬＵｌ —■ 寄 Ｊ ＋，＿ 存 』Ｉｖ＿１］ ． 一１】 ｘＪＵ—ｌ】卜＿＿＋ 器 ．厂 —Ｌ —三—一 图３分布式算法结构 Ｆｉｇ．３ Ｄｉｓｔｒｉｂｕｔｅｄ ａｌｇｏｒｉｔｈｍ ｃｈａｒｔ 刘建成，等．基于ＦＰＧＡ的ＦＩＲ滤波器设计与仿真 ＬＩＵ Ｊｉａｎｃｈｅｎｇ，ｅｔ ａ１．Ｄｓｅｉｇｎ ａｎｄ ｓｉｍｕｌａｔｉｏｎ ｏｆ ＦＩＲ ｄｉ￣ｔＭ ｉｆｌｔｅｒ ｂａｓｅｄ ｏｎ ＦＰＧＡ ３线性相位ＦＩＲ滤波器设计 Ｌｉｎｅａｒ ｐｈａｓｅ ＦＩＲ ｆｉｌｔｅｒ ｄｅｓｉｇｎ ［１５．．０］为１６位的输出结果；ＩＮＰＵＴ＿ＤＥＬＡＹ为延时 赋值模块，将ｘｊＮ［７．．０］输入信号经过１个时钟的 延时依次赋值给Ｘ０一ＯＵＴ［７．．０］，…，Ｘ１６一ＯＵＴ ［７．．０］；ＴＥＳＴ—ＡＤＤ×８为８个加法器模块，由于所 设计滤波器为线性相位，滤波器系数是对称的，所以 ３．１设计要求 根据滤波器指标要求在Ｍａｔｌａｂ仿真环境下，产 生滤波器系数分别为一１８，一１２，２０，２４，一２２，一４９， ２３，１６１，２３２． 在Ｍａｘｐｌｕｓ环境下采用原理图和ＶＨＤＬ语言相 结合的方式编程，设计一个线性相位ＦＩＲ滤波器．整 个系统包括：延时模块（用于产生 （０）， （１）， （２），…， （１６））、符号加法模块、符号乘法模块（系 数包含在乘法器内部）、多路加法器模块．各模块均 采用ＶＨＤＬ语言设计，乘法器采用分布式算法实现． 在设计时，将经过不同延时的输入信号进行两两相 加；ＭＵＬＴＩ—ＣＯ…ＭＵＬＴＩ—Ｃ８为９个９位的乘法器模 块，分别将输入信号乘以系数一ｌ８，一ｌ２，２０，２４， 一２２，～４９，２３，１６１，２３２，系数采用９位补码形式，其 中第９位为符号位；ＴＥＳＴ—ＡＤＤ９为加法器模块，将 运算乘法器产生的９路数据相加，得到滤波器输出 数据，输出数据格式为１６位补码形式． 设计的输人端输入时钟和数据２组信号，设计 ４仿真及结果分析 在时钟的上升沿采样数据，时钟的下降沿输出数据． Ｓｉｍｕｌａｔｉｏｎ ａｎｄ ａｎａｌｙｓｉｓ 输出端数据宽度为１６位，结果采用补码输出．如果 要求输出为８位，则可以截取低７位，加上最高位的 符号位． ３．２软件环境和硬件平台选择 采用冲激输入信号验证滤波器性能，按照滤波 器理论，当输入信号为 （ ）：ｆ ， ＝０； ｔＯ． ｚ≠０． （７） 根据上述设计思路，顶层模块采用原理图输入， 子模块采用ＶＨＤＬ语言设计．在Ａｈｅｒａ公司提供的 输出Ｙ（／２）应为Ｙ（０）＝一１８，Ｙ（１）＝一１２，Ｙ（２）＝ ２０，ｙ（３）＝２４，ｙ（４）＝一２２，ｙ（５）：一４９，ｙ（６）＝ ２３，Ｙ（７）＝１６１，Ｙ（８）＝２３２，ｙ（９）＝１６１，ｙ（１０）＝ ＦＰＧＡ开发集成环境Ｍａｘｐｌｕｓ下，利用ＡＣＥＸ１ Ｋ系列 的可编程器件ＥＰＦ１ Ｋ３０ＱＣ２０８．３芯片分别对子模块 和整个系统进行了综合和时序仿真． ３．３顶层原理图 ２３，Ｙ（１１）＝一４９，Ｙ（１２）：一２２，Ｙ（１３）＝２４，Ｙ（１４）＝ ２０，ｙ＿（１５）＝一１２，Ｙ（１６）＝一ｌ８． 根据以上设计方案，在Ｍａｘｐｌｕｓ开发软件下对 图４为ＦＰＧＡ内部的顶层原理．图４中：Ｘ—ＩＮ 此ＦＩＲ滤波器进行设计及仿真．首先利用ＶＨＤＬ语 ［７．．０］为８位的输入信号；ＳＣＫ为采样时钟；Ｒｅｓｕｌｔ 言和原理图输入相结合的方式完成设计输入，然后 Ｒｅｓｕｌｔ【１５ ０］ ——＿『Ｌ＿ ／———— 图４ Ｍａｘｐｌｕｓ下的顶层原理 Ｆｉｇ．４ Ｔｏｐ—ｌｅｖｅｌ ｓｃｈｅｍａｔｉｃ ｄｉａｇｒａｍ ｉｎ ｔｈｅ Ｍａｘｐｌｕｓ 曲录厦垂 学学报：自然科学版，２０１０，２（５）：４００－４０４ Ｊｏｕｒｎａｌ ｏｆＮａｎｊｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆＩｎｆｏｒｍａｔｉｏｎ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ：Ｎａｔｕｒａｌ Ｓｃｉｅｎｃｅ Ｅｄｉｔｉｏｎ，２０１０，２（５）：４ｏ０４０４ ４０３ ｌ＆Ｘ－￣，ｌｕｚ ＩＩ Ｅｉ１ｅ Ｅｄｉｔ强哪Ｈ０ｄｅ扫ｓｉｇｎ ｍｉｌｌｔｉｅｓ ｔｉｏｎｓ噩ｉｎｄ０ｗ珏ｃｌｐ 疆髓鞠 ≯童 溢趣夔鼙壁 鳖鎏 囊重鲮 ≥鲢 盏藜ｉ鬓 戮 鬓 溪 鹱 Ｒｅｆ：Ｉ 塑 ｌ豳幽－ｉｔｍｅ：Ｉ塑． ！ ＩＩｎｔｅＮａｌ：Ｉ 盟． ！ １０ ０ｎｓ Ｎａｍｅ： Ｖａｌｕｅ Ｔ ２００．０ｎｓ ４￣３：０ｎｓ ｉｆ￣３０．０ｎｓ ８００．０ｎｓ １ ０ｕｓ １ ２ｕｓ １ ４ｕｓ １ ６ｕｓ １ ｕｓ ２０．ｕｓ ２ ２ｕｓ ２ ｕｓ ２ ｕｓ ２ ８ｕｓ ３ ｑｕｓ ３ ２．ｕｓ ３ ｕｓ ３ Ｓ．ｕｓ 自ｉ｝ ｍ ０１ 。 。 Ｈ ０１ Ｔ ０１ ｓｃｋ ｏ ｌ ｒ＿］厂－］厂］厂＿］厂ｒ］ｒ＿］ｒ＿］ｒ＿］ｒ＿］ｒ＿］１］ｒ＿］厂－］ｒ＿］ｒ＿］厂］厂］厂＿］ 秘ｒｅｓｕｌｔ［１５ ０１ 。叩ｏ Ｅ ］ｌ［ 睡亘 巫卫垂 亟 亘 巫 巫 画 匝匝 亘 二 １１Ｅ６ ａ输入常数信号 ‘＝‘ｚ‘一。。～一●ｕ一０‘一一～…一… …一一… 一 ｌＡＸ＋ｐｌｕｓ ＩＴ ｌｅ Ｅｄｉｔ Ｎｏｄｅ ｓｉｇｎ￣ｔｉｌｉｔｉｅｓ ｔｉｏｎｓ￣＿ｉｎｄｏｗ珏ｅｌｐ 辫 毫 鼙萋堡ｒ 禽霹 鼙璺 墨螽ｉ璧 曝 踅 鬻赣囊 鞠豢褒藏 囊 蠢譬蕊琏嚣 囊 Ｒｅｆ ！ Ｉ豳幽Ｔｉｍｅ：ｌ ： 堕 ＩＩｎｔｅ￣＇ａｌ：巳！堕 ｌ Ｎａｍｅ ＶａＩ ２０００ｎｅ ４０００ｎｓ ６０３ Ｏｎｓ￣００ Ｏｎｅ １ Ｏｕｓ １ ２ｕｓ １ ４ｕｓ １ ６ｕｓ １ ８ｕｓ ２ ｑｕｓ ２ ２ｕｓ ２，￣ｕｓ ２ ６ｕｓ ２ ８ｕｓ ３ ０ｕｓ ３ ３ ４ｕｓ ３ Ｂｕｓ ．．ｘｉｎｌ７ ０】 。 Ｈ∞ Ｔ ００ ｙ ０１ １ ００ ｓｃｋ ｏ Ｉ ｒ＿］ｆ］厂＿］厂＿］厂］ｒ＿］＿］广］厂＿］厂＿］厂］厂＿］ｒ＿］ｒ］ｒ＿］广］ｌｌ厂１］『 ｒｅｓｕｌｔ［１５ ０１ Ｈ ００００ ｂ输入冲激信号 图５仿真波形 Ｆｉｇ．５ Ｓｉｍｕｌａｔｉｏｎ ｗａｖｅｆｏｒｍ 利用Ｃｏｍｐｉｌｅｒ进行调试编译．编译通过后，再利用 参考文献 该软件所提供的Ｗａｖｅｆｏｒｍ Ｅｄｉｔｏｒ进行时序仿真， Ｒｅｆｅｒｅｎｃｅｓ 得到的时序仿真波形如图５所示．图５ａ为 王静，鱼云岐．基于ＦＰＧＡ的ＦＩＲ数字滤波器设计与仿真［Ｊ］． ｘｉｎ［７．．０］＝０１Ｈ时的仿真结果，图５ｂ为表达式 国外电子元器件，２００８，１６（１１）：９０－９２ （７）的仿真结果．ｒｅｓｕｌｔ［１５．．０］为滤波器输出信号， ＷＡＮＧ Ｊｉｎｇ．ＹＵ Ｙｕｎｑｉ．Ｄｅｓｉｇｎ ａｎｄ ｓｉｍｕｌａｔｉｏｎ ｏｆ ＦＩＲ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ 采用补码的形式输出，第９位为符号位，从仿真结果 ｂａｓｅｄ ｏｎ ＦＰＧＡ［Ｊ］．Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃ Ｅｌｅｍｅｎｔｓ，２００８，１６ （１１）：９０－９２ 图５ｂ中可以看出，滤波器的输出结果与表达式（７） ［２］ 徐年，张剑英．基于ＦＰＧＡ的ＦＩＲ数字滤波器的实现［Ｊ］．煤炭 工程，２００７（４）：１１８－１２０ 理论结果是一致的． ＸＵ Ｎｉａｎ，ＺＨＡＮＧ Ｊｉａｎｙｉｎｇ．Ｐｒａｃｔｉｃｅ ｏｎ ＦＩＲ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ ｂａｓｅ ｏｎ 利用软件所提供的Ｔｉｍｉｎｇ Ａｎａｌｙｚｅｒ进行时间分 ＦＰＧＡ［Ｊ］．Ｃｏａｌ Ｅｎｇｉｎｅｅｒｉｎｇ，２００７（４）：１ｌ８—１２０ 析，可知此ＦＩＲ设计方案的信号输出最大延迟在 ［３］ 姚利锋．一种基于ＦＰＧＡ并行流水线的ＦＩＲ滤波器设计方案 ［Ｊ］．电子技术（上海），２００９，４６（１）：１—３ ４４ ｎｓ左右，即系统的最高工作频率为２２．７ ＭＨｚ．从 ＹＡＯ Ｌｉｆｅｎｇ．Ａ ｄｅｓｉｇｎ ｏｆ ＦＰＧＡ ＦＩＲ ｆｉｌｔｅｒ ｂａｓｅｄ ｏｎ ｐａｒａｌｌｅｌ ｐｉｎｅ— 程序编译结果中还可得到硬件资源及利用率情况， ｌｉｎｅ［Ｊ］．Ｅｌｅｃｔｒｏｎｉｃ Ｔｅｃｈｎｏｌｏｇｙ（Ｓｈａｎｇｈａｉ），２００９，４６（１）：１－３ ［４］ 周平，薛敏彪，胡永红，等．扩频数字接收机匹配滤波器的设计 实现该ＦＩＲ滤波器共占用９７８个逻辑单元，逻辑单 与实现［Ｊ］．微电子学与计算机，２００４，２１（９）：１５８—１６０ 元利用率为４４％． ＺＨＯＵ Ｐｉｎｇ，ＸＵＥ Ｍｉｎｂｉａｏ，ＨＵ Ｙｏｎｇｈｏｎｇ，ｅｔ ａ１．Ｄｅｓｉｇｎ ａｎｄ ｉｍ— ｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｍａｔｃｈｅｄ ｆｉｌｔｅｒ ｆｏｒ ｄｉｇｉｔａｌ ｓｐｒｅａｄ ｓｐｅｃｔｕｒｍ ｒｅｃｅｉｖｅｒ 由以上结果可以看出，该设计方案相对于传统 ［Ｊ］．Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆Ｃｏｍｐｕｔｅｒ，２００４，２１（９）：１５８—１６０ 设计方法在速度、实时性和资源利用率上都具有很 ［５］ 李伟．ＦＩＲ数字滤波器的ＦＰＧＡ实现［Ｊ］．计算机与数学工程， ２００７，３５（１）：１６３—１６５ 大的优势，可将其应用于通信系统和信号处理领域． ＬＪ Ｗｅｉ．Ｒｅａｌｉｚａｔｉｏｎ ｏｆ ＦＩＲ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ ｏｎ ＦＰＧＡ Ｉ Ｊ Ｉ．Ｃｏｍｐｕｔｅｒ ａｎｄ Ｄｉｇｉｔａｌ Ｅｎｇｉｎｅｅｒｉｎｇ，２００７，３５（１）：１６３—１６５ ５ 结论 ［６］ 胡文静，陈松，刘翔．基于ＦＰＧＡ的嵌入式程控数字滤波器实 现研究［Ｊ］．电子器件，２００９，３２（６）：１０４０—１０４２ Ｃｏｎｃｌｕｓｉｏｎ ＨＵ Ｗｅｎｊｉｎｇ，ＣＨＥＮ Ｓｏｎｇ，ＬＩＵ Ｘｉａｎｇ．Ｒｅｓｅａｒｃｈ ｏｎ ｔｈｅ ｉｍｐｌｅｍｅｎ— 研究了在ＦＰＧＡ中采用分布式算法实现ＦＩＲ滤 ｔａｔｉｏｎ ｏｆ ｅｍｂｅｄｄｅｄ ｃｏｎｔｒｏｌｌｅｄ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ ｂａｓｅｄ ｏｎ ＦＰＧＡ［Ｊ］． Ｃｈｉｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，２００９，３２（６）：１０４０－１０４２ 波器的原理和方法，设计了ＦＩＲ滤波器并借助Ａｈｅｒａ ［７］ 蒋立平，谭雪琴，王建新．一种基于ＦＰＧＡ的高效ＦＩＲ滤波器 公司的ＦＰＧＡ器件ＥＰＦ１ Ｋ３０ＱＣ２０８—３和Ｍａｘｐｌｕｓ软 的设计与实现［Ｊ］．南京理工大学学报：自然科学版，２００７ （２）：１２５—１２８ 件对设计方案进行仿真验证．从仿真结果可以看出， ＪＩＡＮＧ Ｌｉｐｉｎｇ，ＴＡＮ Ｘｕｅｑｉｎ，ＷＡＮＧ Ｊｉａｎｘｉｎ．Ｄｅｓｉｇｎ ａｎｄ ｉｍｐｌｅ— 采用分布式算法实现ＦＩＲ滤波器方案是完全可 ｍｅｎｔａｔｉｏｎ ｏｆ ｅｆｉｆｃｉｅｎｔ ＦＩＲ ｆｉｌｔｅｒ ｂａｓｅｄ Ｏｌｌ ＦＰＧＡ ｆ Ｊ １．Ｊｏｕｒｎａｌ ｏｆ Ｎａｎｊｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ：Ｎａｔｕｒｌａ Ｓｃｉｅｎｃｅ， 行的． ２００７（２）：１２５—１２８ 刘建成，等．基于ＦＰＧＡ的ＦＩＲ滤波器设计与仿真． ４０４ ＬＩＵ Ｊｉａｎｃｈｅ“ｇ，ｅｔ ａｌ Ｄｓｅｉｇｎ ａｎｄ ｓｉｍｕｌａｔｉｏｎ ｏｆ ＦＩＲ ｄｉｇｉｔａｌ ｉｆｌｔｅｒ ｂａｓｅｄ Ｏｉｌ ＦＰＧＡ ［８］ 李亚奇，张雅绮．线性相位ＦＩＲ数字滤波器［Ｊ］．电子测量技 术，２００５（６）：３５－３６ ＬＩ Ｙａｑｉ，ＺＨＡＮＧ Ｙａｑｉ．Ｔｈｅ ｄｅｓｉｇｎ ｏｆ ａ ｌｉｎｅａｒ ｐｈａｓｅ ＦＩＲ ｄｉｇｉｔａｌ ｉｆｌｔｅｒ［Ｊ］．Ｅｌｅｃｔｒｏｎｉｃ ＭｅａｓｕｒｅｍｅｎｔＴｅｃｈｎｏｌｏｇｙ，２００５（６）：３５－３６ Ｄｓｅｉｇｎ ａｎｄ ｓｉｍｕｌａｔｉｏｎ ｏｆ ＦＩＲ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ ｂａｓｅｄ ｏｎ ＦＰＧＡ ＬＩＵ Ｊｉａｎｃｈｅｎｇ ＺＯＵ Ｙｉｎｇｑｕａｎ ＸＵ Ｗｅｉ １ Ｓｃｈ。ｏ１ ｏｆ Ｅ１ｅｃｔｍｎｉｃ＆Ｉ ｒＩＴｌａｌｉ０ｎ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｎａｎｊｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｉｎｆｏｒｍａｔｉ。ｎ Ｓｃｉｅｎｃｅ＆Ｔｅｃｈｎｏｌｏｇｙ，Ｎａｎｊｉｎｇ ２ｌ（ｘ Ａｂｓｔｒａｃｔ Ｔｈｉｓ ｐａｐｅｒ ｉｎｔｒｏｄｕｃｅｓ ｔｈｅ ｔｈｅｏｒｉｅｓ ａｎｄ ｃｏｍｍｏｎ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｍｅｔｈｏｄｓ ｏｆ Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ （ＦＩＲ １ ｄｉｇｉｔａｌ ｉｆｌｔｅｒ．Ａｎ ｅｆｉｃｉｆｅｎｔ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｄｅｓｉｇｎ ｂａｓｅｄ ｏｎ ＦＰＧＡ ｉｓ ｐｒｅｓｅｎｔｅｄ・Ｔｈｅ ｄｅｓｉｇｎ ａｄｏｐｔｓ ｓｙｍｍ。 ｎｃ ｌ ｓｔｍｃｔｕｒｅ．ａｄｄｉｔｉｏｎ，ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ａｎｄ ｃａｓｃａｄｅ ｔｅｃｈｎｉｑｕｅｓ，ａｎｄ ｉｓ ｓｉｍｕｌａｔｅｄ ｗｉｔｈ ｔｈｅ ＦＰＧＡ ｃｈｉｐ ａｎｄ Ｍａｘｐｌｕｓ ｓｏｆｔ。 ｗａｒｅ．Ｔｈｅ ｓｉｍｕ１ａｔｉ０ｎ ｒｅｓｕｌｔ ｓｈｏｗｓ ｔｈａｔ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ＦＩＲ ｆｉｌｔｅｒ ｂａｓｅｄ ｏｎ ＦＰＧＡ ｐｏｓｓｅｓｓ ａｄｖａｎｔａｇｅｓ ｌｉｋｅ ｆａｓｔ ｏＰｅｒａｔ ｏｎ ｓｐｅｅｄ，ｇｏｏｄ ｒｅａ１．ｔｉｍｅ ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ １ｅｓｓ ｈａｒｄｗａｒｅ ｒｅｓ。ｕｒｃｅｓ．Ｉｔ ｈａｓ ｉｍｐ。ｒｔａｎｔ ｅｎｇｉｎｅｅｒｉｎｇ ａＰＰｌｉｃａｔｉ。ｎ Ｖａｌｕｅ・ Ｋｅｙ ｗｏｒｄｓ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ；ｄｉｓｔｒｉｂｕｔｅｄ ａｌｇｏｒｉｔｈｍ；ＦＰＧＡ